D Sequentielle Logik. D Sequentielle Logik. 1 Schaltwerke (2) 1 Schaltwerke. Einordnung in das Schichtenmodell:

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1 inornung in as Schichtenmoell:. Schaltwerke 2. RS Flip-Flop 3. Weitere Flip-Flops 4. Typische Schaltwerke 5. ntwurf eines Schaltwerks Technische Informatik I, SS 23-2 Schaltwerke in er kombinatorischen Logik weren Gatter als verzögerungsfrei angenommen: (Iealisierung, ie oft zu Problemen führt!) sin keine Rückkopplungen gestattet weren Schaltungen als Schaltnetze bezeichnet können Schaltungen als gerichteter azyklischer Graph argestellt weren in er sequentiellen Logik wir as Zeitverhalten urch nnahme einer Gatterlaufzeit t berücksichtigt sin Rückkopplungen gestattet weren Schaltungen weren Schaltwerke bezeichnet können Schaltungen als gerichteter zyklischer Graph argestellt weren Schaltwerke (2) asynchrone Schaltwerke gesteuert urch Veränerung er ingangssignale Zeitpunkt, an em wieer stabile usgangssignale vorliegen, ist nur urch Gatterlaufzeit festgelegt aufweniger ntwurf sehr schnelle Schaltwerke möglich synchrone Schaltwerke gesteuert urch zentralen Takt Übernahme er Änerung eines ingangssignals erfolgt nur zu festen Zeitpunkten einfacher, systematischer ntwurf langsamste Komponente bestimmt maximale Taktfrequenz Technische Informatik I, SS 23-3 Technische Informatik I, SS 23-4

2 Schaltwerke (3) Was geschieht in einer igitalen Schaltung bei er Rückkopplung eines Gatterausganges? eispiel : rückgekoppeltes NOR-Gatter Schaltwerke (4) eispiel 2: zwei rückgekoppelte NOR-Gatter (bistabile Kippstufe) unerwünschte Schwingungen sin möglich! bei = oer = ergibt sich nach 2 t ein stabiler Zustan; bei = un = ergibt sich für X = ein instabiles Verhalten Technische Informatik I, SS 23-5 Technische Informatik I, SS RS Flip-Flop 2 RS Flip-Flop (2) bei Vermeiung von (t) = (t) = liegen stabile Zustäne mit = X vor; bistabile Kippstufe kann einen binären Wert speichern! Setzt man R = ( Reset, Löschen) un S = ( Set, Setzen) Q = X un Q = so ergibt sich ein RS Flip-Flop: insatz eines RS-Flipflops: Speichern eines kurzzeitigen Wertes eispiel: Setzen einer Warnlampe bei kurzzeitiger Temperaturüberschreitung, manuelles Rücksetzen Zeitverhalten eines RS Flip-Flops: Technische Informatik I, SS 23-7 Technische Informatik I, SS 23-8

3 2 RS Flip-Flop (3) getaktetes RS Flip-Flop: Synchrone Schaltung: Signale an R un S weren nur übernommen, wenn Taktsignal lk aktiv ist bei lk = sin R un S irrelevant ( = on t care ) bei lk = stellt sich er neue Folgezustan Q ein 2 RS Flip-Flop (4) Zeitverhalten eines getakteten RS Flip-Flops: Impulse auf en ingangsleitungen R un S währen er nichtaktiven Phase (lk = ) bleiben unberücksichtigt währen aktiver Taktphase (lk = ) sin mehrere Zustansänerungen möglich! Technische Informatik I, SS 23-9 Technische Informatik I, SS 23-2 RS Flip-Flop (5) 2 RS Flip-Flop (6) ein getaktetes RS Flip-Flop läßt sich auch ausschließlich mit NN-Gattern realisieren: ie usgänge Q un Q sin hierbei jeoch vertauscht! (vgl. e Morgansches Gesetz) urch ie Möglichkeit mehrerer Zustansänerungen in einer Taktphase ist as getaktete RS Flip-Flop für viele nwenungen ungeeignet eispiel: Rückkopplung vom usgang es Flip-Flops zu en ingängen über ein Schaltnetz selbst bei kurzen Taktphasen sin mehrere ungewollte Rückkopplungen je Takt möglich sinnvoller wäre eine Variante es RS Flip-Flops, ie nur zu einem ausgezeichneten Zeitpunkt eines Taktzyklus ie Werte an en beien ingangsleitungen R un S übernimmt! Technische Informatik I, SS 23 - Technische Informatik I, SS 23-2

4 2 RS Flip-Flop (7) einmaster-slave RS Flip-Flop besteht aus 2 hintereinanergeschalteten getakteten RS Flip-Flops (als Master un als Slave bezeichnet) zusätzlicher Inverter negiert Taktsignal für Slave 2 RS Flip-Flop (8) Zeitverhalten es Master-Slave RS Flip-Flops: Master übernimmt ingangswerte bei lk = ( Slave änert sich nicht) Slave übernimmt Werte vom Master bei lk = ( Master änert sich nicht) Master akzeptiert Änerungen an R un S währen lk =, Slave übernimmt Q Master bei folgener fallener Taktflanke! Technische Informatik I, SS 23-3 Technische Informatik I, SS RS Flip-Flop (9) 2 RS Flip-Flop () urch spezielle Schaltungstechnik kann erreicht weren, aß auch ie ingangsleitungen nur beisteigener Flanke oer bei fallener Flanke berücksichtigt weren! sowohl as Master-Slave RS Flip-Flop als auch as flankengetriggerte RS Flip-Flop gestatten eine sichere Rückkopplung über ein Schaltnetz ebenso ist hiermit ein Schaltwerk mit Pipelining realisierbar: positiv oer negativ flankengetriggertes RS Flip-Flop (positive Flanke = steigene Flanke, negative Flanke = fallene Flanke) mit jeer steigener Flanke wir as kombinatorische rgebnis aus jeem Schaltnetz in as nachgeschaltete Flip-Flop übernommen Schaltnetz un 2 arbeiten gleichzeitig auf verschieenen aten; nach 3 Takten liegt as rgebnis am usgang vor Schaltwerk arbeitet korrekt, wenn Taktzykluszeit größer ist als ie maximale Verzögerung in beien Schaltnetzen Technische Informatik I, SS 23-5 Technische Informatik I, SS 23-6

5 3 Weitere Flip-Flops Flip-Flop: bei lk = wir intern S = un R = gesetzt hierurch wir unerlaubter Zustan R = S = stets vermieen! bei lk = bleibt Zustan unveränert bei lk = ergibt sich er neue Folgezustan Q = 3 Weitere Flip-Flops (2) Flankengetriggertes Flip-Flop: Flip-Flops weren meistens nur in er flankengetriggerten Version benutzt,.h. leiglich bei uftreten er entsprechenen Taktflanke wir as Signal vom ingang übernommen Flip-Flop mit positiver Flankentriggerung: Flip-Flop mit negativer Flankentriggerung: Technische Informatik I, SS 23-7 Technische Informatik I, SS Weitere Flip-Flops (3) 3 Weitere Flip-Flops (4) flankengetriggerte Flip-Flops ienen als Grunbaustein für ein n-it Register: JK Flip-Flop: basieren auf flankengetriggertem RS Flip-Flop jeoch Nutzung er nicht benötigten ingangskombination, für eine Invertierung von Q ( Toggle ) aten vom atenbus weren bei steigener Flanke es LO- Signals in as Register gelaen Technische Informatik I, SS 23-9 Technische Informatik I, SS 23-2

6 4 Typische Schaltwerke n-it Schieberegister: 4 Typische Schaltwerke (2) n-it Links/Rechts-Schieberegister: in jeem Takt weren inärwerte um eine Position nach rechts geschoben nwenungen: Seriell-/Parallelwanlung, Teil arithmetischer Operationen Realisierung es -aus-2 Multiplexers: Technische Informatik I, SS 23-2 Technische Informatik I, SS Typische Schaltwerke (3) 4 Typische Schaltwerke (4) synchroner 3-it inärzähler: Zeitverhalten: = Verzögerung eines flankengetriggerten JK-Flipflops legt maximale Taktfrequenz fest zählt fallene Taktflanken! Synchroner 3-it inärzähler Zustanswechsel in allen Flipflops soll gleichzeitig (z.. bei einer fallenen Taktflanke) erfolgen zunächst rstellen eines Zustansiagramms mit: ) allen möglichen Zustänen es 3-it inärzählers 2) allen möglichen Zustansübergängen Technische Informatik I, SS Technische Informatik I, SS 23-24

7 4 Typische Schaltwerke (5) Synchroner 3-it inärzähler (Forts.) s sollen (flankengetriggerte) JK Flip-flops eingesetzt weren rstellen einer Zustansübergangstabelle für ein JK Flip-Flop: Übergang Q Q JK Flip-Flop ingänge bei Q = ist ingang K Q Q J K irrelevant! bei Q = ist ingang J irrelevant! für 3-it inärzähler weren rei JK Flip-Flops mit zentralem Takt benötigt 4 Typische Schaltwerke (6) Synchroner 3-it inärzähler (Forts.) Zustansübergangstabelle für 3-it inärzähler: Q 2 aktueller Zustan Q Q Folgezustan ingänge er JK Flip-Flops Q 2 Q Q aktueller Zustan stellt gleichzeitig ie usgabe es Zählers ar! J 2 K 2 J K J K Technische Informatik I, SS Technische Informatik I, SS Typische Schaltwerke (7) 4 Typische Schaltwerke (8) Synchroner 3-it inärzähler (Forts.) s muß nun ein Schaltnetz entwickelt weren, as ie nsteuersignale er JK Flip-Flops aus em aktuellen Zustan generiert: ingangssignale: Q 2, Q, Q usgangssignale: J 2, K 2, J, K, J, K Minimierung er nsteuergleichungen für ie JK Flip-Flops mit Karnaugh-Veitch-iagrammen Synchroner 3-it inärzähler (Forts.) für J, K, J un K können ie nsteuergleichungen auch irekt er Zustansübergangstabelle es Zählers entnommen weren insgesamt ergibt sich folgene Schaltfunktion: J 2 = Q Q K 2 = Q Q J = Q K = Q J =, K = Realisierung es synchronen 3-it inärzählers: Resultat: J 2 = Q Q, K 2 = Q Q Technische Informatik I, SS Technische Informatik I, SS 23-28

8 5 ntwurf eines Schaltwerks Wie kann man systematisch ein synchrones Schaltwerk ausgehen von er Problembeschreibung entwerfen? Iee: Vorgehensweise wie beim ntwurf es synchronen 3-it inärzählers, jeoch beliebige (jeoch enliche) Menge von Zustänen Zustansübergänge in jeem Takt erfolgen nicht mehr unbeingt, sonern sin abhängig von ingangssignalen usgangssignale es Schaltwerks entsprechen nicht mehr irekt en usgängen er Flip-Flops, sonern weren urch ein Schaltnetz generiert Verwenung eines enlichen Zustansautomaten als zugrune liegenes Moell 5 ntwurf eines Schaltwerks (2) Moore-utomat: nach. Moore (ell Labs) allgemeiner ufbau: ingabelogik bestimmt Zustansübergänge, ie von en ingabesignalen un vom aktuellen Zustan abhängen usgabelogik bestimmt usgabe, ie nur vom aktuellen Zustan abhängt Technische Informatik I, SS Technische Informatik I, SS ntwurf eines Schaltwerks (3) 5 ntwurf eines Schaltwerks (4) Mealy-utomat: nach G. Mealy (IM) allgemeiner ufbau: ingabelogik wie beim Moore-utomaten usgabe hängt jeoch urch ie usgabelogik vom aktuellen Zustan un vom ingabesignal ab Vorgehensweise:. rstellen eines Zustansiagramms 2. rstellen einer Zustanstabelle 3. uswahl einer binären Zustanskoierung un Generierung einer binären Zustanstabelle 4. uswahl eines Flip-Flop Typs un rmittlung er für jeen Zustansübergang benötigten Flip-Flop nsteuerungen 5. rmittlung er usgabegleichungen 6. Minimierung er nsteuer- un usgabegleichungen 7. Realisierung es Schaltwerks Technische Informatik I, SS 23-3 Technische Informatik I, SS 23-32

9 5 ntwurf eines Schaltwerks (5) in Zustansiagramm ist arstellung einer ufgabenstellung als gerichteter, zyklischer Graph, wobei ie Knoten en Zustänen un ie Kanten en Zustanübergängen entsprechen Zustansiagramm für einen Moore-utomaten Knoten: Markierung S/ gibt ezeichnung es Zustans S un ie zugehörige usgabe = 2... n an Kanten: Markierung mit er für en jeweiligen Zustansübergang erforerlichen ingabe = 2... m Zustansiagramm für einen Mealy-utomaten Knoten: Markierung S gibt nur ie ezeichnung es Zustans an Kanten: Markierung / mit er für en jeweiligen Zustansübergang erforerlichen ingabe = 2... m un er resultierenen usgabe = 2... n 5. eispiel Moore-utomat ufgabenstellung: s soll ein synchrones Schaltwerk entworfen weren, as in einem binären ingabestrom (t) ie Sequenz erkennt usgabe von =, sobal im ingabestrom ie Sequenz erkannt wure, ansonsten soll = sein Schritt : Zustansiagramm für Moore-utomat Technische Informatik I, SS Technische Informatik I, SS eispiel Moore-utomat (2) 5. eispiel Moore-utomat (3) Schritt 2: Zustanstabelle Zustanstabelle enthält für jeen (i.a. symbolisch bezeichneten) Zustan S ) en Folgezustan S in bhängigkeit von er ingabe 2) ie zugehörige usgabe Zustanstabelle für -Sequenzetektor: Technische Informatik I, SS 23 S S -35 Schritt 3: uswahl einer binären Zustanskoierung un Generierung einer binären Zustanstabelle Zustäne S weren in binäre Zustäne Q = Q k...q Q mit k = log 2 S umkoiert binäre Zustanstabelle für -Sequenzetektor ( S = 4 k = 2): S Technische Informatik I, SS 23 S Q Q Q Q -36

10 5. eispiel Moore-utomat (4) Schritt 4: uswahl eines Flip-Flop Typs un rmittlung er für jeen Zustansübergang nötigen Flip-Flop nsteuerungen für -Sequenzetektor sollen JK Flip-Flops eingesetzt weren nsteuerungstabelle bei Verwenung von JK Flip-Flops: Q Q Q Q J K J K 5. eispiel Moore-utomat (5) Schritt 5: estimmung er usgabegleichungen aus binärer Zustanstabelle kann zunächst eine reuzierte Tabelle erstellt weren, ie nur ie Spalten Q k...q Q un enthält ( hängt beim Moore-utomat nur von Q, aber nicht von ab!) reuzierte Tabelle für -Sequenzetektor: Q Q usgabegleichung: = Q Q Technische Informatik I, SS Technische Informatik I, SS eispiel Moore-utomat (6) 5. eispiel Moore-utomat (7) Schritt 6: Minimierung er nsteuer- un usgabegleichungen usgabegleichung = Q Q ist bereits minimal für nsteuergleichungen J un K kann man irekt aus er nsteuertabelle minimale Gleichungen ablesen: J =, K = Minimierung von nsteuergleichungen J un K : Schritt 7: Realisierung es Schaltwerks Realisierung er Schaltfunktionen aus ingabe- un usgabelogik Realisierung es -Sequenzetektors, hier mit UN-, OR- Gattern, Invertern un positiv flankengetriggerten JK Flip-Flops: Resultate: J = Q K = Q + Q Technische Informatik I, SS Technische Informatik I, SS 23-4

11 5.2 eispiel Mealy-utomat ufgabenstellung wie beim eispiel zum Moore-utomat: rkennung er Sequenz in einem inärstrom (t) Schritt : Zustansiagramm für Mealy-utomat zusätzliche Markierung er Kanten (anstatt er Knoten) mit usgabe Zustansiagramm für -Sequenzetektor: 5.2 eispiel Mealy-utomat (2) Schritte 2+3: rstellen einer Zustanstabelle, uswahl einer binären Zustanskoierung un Generierung einer binären Zustanstabelle wie bei Moore-utomat, jeoch sofortige Veränerung von (im gleichen Takt), wenn ingabe sich entsprechen änert für -Sequenzetektor ergibt sich: S S Q Q Q Q Technische Informatik I, SS 23-4 Technische Informatik I, SS eispiel Mealy-utomat (3) 5.2 eispiel Mealy-utomat (4) Schritt 4: estimmen er Flip-Flop nsteuergleichungen: wie bei Moore-utomat! Schritt 5: estimmung er usgabegleichungen hängt beim Mealy-utomat von Q un von ingabe ab! reuzierte Tabelle für -Sequenzetektor: resultierene usgabegleichung: = Q Q Q Schritt 6: Minimierung für nsteuergleichungen wie bei Moore-utomat usgabegleichung ist bereits minimal Q Schritt 7: Realisierung es Schaltwerks im Vergleich zum entsprechenen Moore-utomat änert sich nur ie usgabelogik: Technische Informatik I, SS Technische Informatik I, SS 23-44

12 5.3 Vergleich Moore- un Mealy-utomat sowohl Moore-utomat als auch Mealy-utomat zum ntwurf beliebiger Schaltwerke geeignet Vorteile Moore-utomat: taktsynchrone usgabe, asynchron auftretene Störungen er ingabesignale wirken sich nicht auf aus geringerer Schaltungsaufwan für usgabelogik, wenn usgabe eigentlich nur vom Zustan abhängt Vorteile Mealy-utomat: schnellere Reaktion auf Veränerung er ingabesignale Realisierung ist mit einer kleineren nzahl an Zustänen möglich, wenn mehrere Zustansübergänge zu einem Zustan verschieene usgaben erforern 5.4 nmerkungen zum Moore-/Mealy-utomat jeer beliebige getaktete Flip-Flop Typ arf verwenet weren zunächst ist Flip-Flop Zustans-Übergangstabelle aufzustellen in nsteuertabelle müssen ie entsprechenen nsteuersignale für ie benötigten Zustans-Übergänge eingetragen weren Schaltungsaufwan für ingabelogik abhängig vom Flip-Flop Typ zur Vereinfachung es Zustansiagramms ürfen Zustansübergänge, ie von einer ingangsvariablen unabhängig sin, auch mit ( on t care ) beschriftet weren: eispiel: Technische Informatik I, SS Technische Informatik I, SS Reuktion von Zustänen 5.6 Realisierung von Schaltwerken im Moore-utomat können Zustäne mit gleichen usgaben un gleichen Folgezustänen zusammengefasst weren eispiel: utomat zur rkennung von oer insparung eines Flip-Flops! im Mealy-utomat sin Zustäne mit gleichen Folgezustänen un gleichen usgaben bei en Übergängen zusammenfassbar zur Realisierung eines Schaltwerks in SSI-Technologie stehen Is mit mehreren ientischen Flip-Flops zur Verfügung: eispiel: 74LS74 zwei positiv flankengetriggerte Flip-Flops, enthält zusätzliche asynchrone PR- ( Preset ) un LR-ingänge ( lear, Reset) ( TI-Praktikum Versuch 2) zur Realisierung eines größeren Schaltwerks in programmierbarer Logik gibt es GL-austeine, bei enen ie usgänge er UN-/OR-Matrix mit Flip-Flops versehen sin eispiel: GL 22V ( TI-Praktikum Versuch 3) Technische Informatik I, SS Technische Informatik I, SS 23-48

13 5.7 synchrone Schaltwerke im Gegensatz zum ntwurf synchroner Schaltwerke gibt es für asynchrone Schaltwerke keinen systematischen nsatz oft weren urch Intuition trickreiche Schaltungen entwickelt, wobei z.. ie asynchronen LR-ingänge benutzt weren eispiel: asynchroner Moulo-6 Zähler 5.7 synchrone Schaltwerke (2) Zeitverhalten es asynchronen Moulo-6 Zählers: asynchroner Reset bei Q = un Q 2 = kurzzeitig erscheint an en usgängen er unerlaubte Wert entsprechenes synchrones Schaltwerk ist hier vorzuziehen! Technische Informatik I, SS Technische Informatik I, SS Lernziele egriffe: asynchrones/synchrones Schaltwerk, sequentielle Logik, Zustansiagramm, Mealy/Moore-utomat,... RS Flip-Flop, Master/Slave RS Flip-Flop, JK Flip-Flop, Flip-Flop: Wahrheitstabellen, Funktionsweise, Zeitverhalten ungetaktete, getaktete un flankengetriggerte Flip-Flops einfache Schaltwerke n-it Register, n-it Schieberegister asynchrone/synchrone n-it Zähler systematischer ntwurf eines synchronen Schaltwerks aus einer Problembeschreibung als Moore-utomat als Mealy-utomat Technische Informatik I, SS 23-5