1 Verbindungsleitungen

Transkript

1 1 Verbinungsleitungen Für ie Funktion aller elektronischen Schaltungen sin Verbinungsleitungen zischen en Bauelementen unverzichtbar. Ihre Aufgabe ist es, Signale von einem Baustein zum nächsten zu transportieren. Diese scheinbar einfache Aufgabe entpuppt sich jeoch bei hochintegrierten Schaltungen häufig als schieriges Problem. Die Komplexität integrierter Schaltungen ir in zunehmenem Maße urch ie Verbinungsstrukturen begrenzt, eniger urch ie Anzahl er Transistoren. Der Grun für iese Enticklung ist as atemberaubene Tempo, mit em ie Abmessungen für Transistoren verkleinert uren. Bereits 1998 uren Transistoren mit Kanallängen von nur 0,12 µm in Mikroprozessoren eingesetzt. Verglichen mit en Abmessungen für Verbinungsleitungen (vgl. Tabelle 1.2) un Kontakte erscheint er Flächenbearf für Transistoren fast belanglos. Die Transistoren können im ahrsten Sinne es Wortes unter en Verbinungsleitungen versteckt eren. Dieser Tren ir sich in en kommenen Jahren noch eiter verstärken. Die Verbinungsstrukturen bestimmen aber nicht nur en Flächenbearf hochintegrierter Schaltungen, sie bestimmen auch immer häufiger ie Geschinigkeit er Schaltung. Parasitäre Effekte, ie beispielseise Leitungsierstäne oer kapazitive Kopplungen zischen Leiterbahnen, beeinflussen ie Signalübertragung un begrenzen ie Banbreite, mit er Signale übertragen eren können. So kommt es zu Signalverzögerungen, Phasenverschiebungen oer zum Übersprechen. Dieses Kapitel beschreibt ie ichtigsten Effekte im Zusammenhang mit Verbinungsleitungen in integrierten Schaltungen. Dabei sin Signalverzögerungen un Übersprechen eigene Unterkapitel geimet. Komplettiert ir as Kapitel urch einen Ausblick auf zukünftige Enticklungen un eine Sammlung theoretischer un praktischer Aufgaben. 1.1 Signalverzögerung Bei er Übertragung eines Signals,.h. einer elektrischen Spannung, über eine Verbinungsleitung kommt es zu Signalverzögerungen. Grun afür sin parasitäre Wierstäne un Kapazitäten, ie aus en Materialeigenschaften er Verbinungsleitungen

2 12 1 Verbinungsleitungen resultieren. Inuktivitäten spielen bei er Signalübertragung (noch) keine ichtige Rolle, a nur sehr geringe Ströme geschaltet eren. Bei en Versorgungsnetzen,.h. Masse un Versorgungsspannung, gilt ies nicht mehr un Inuktivitäten müssen hier berücksichtigt eren Parasitäre Wierstäne Der parasitäre Wierstan einer Verbinungsleitung ir urch ie Geometrie un Materialeigenschaften bestimmt. Für eine Leitung mit er Materialkonstanten ρ, er Länge l, er Weite un er Dicke, ie sie in Abbilung 1.1 argestellt ist, kann er elektrische Wierstan folgenermaßen bestimmt eren: R ρ l (1.1) Die Konstante ρ beschreibt abei en spezifischen elektrischen Wierstan. In er Praxis eren Metalle, beispielseise Aluminium, Kupfer oer Wolfram, egen ihres geringen spezifischen Wierstans für Verbinungsleitungen eingesetzt. Neben Metallen ir auch polykristallines Silizium als Leiter eingesetzt, as aber einen esentlich größeren spezifischen Wierstan hat. Tabelle 1.1 gibt ie spezifischen Wierstäne für typische Materialien in integrierten Schaltungen an. Die hier angegebenen Werte beschreiben en Wierstan einer Verbinungsleitung vom 1 m Länge un einem Querschnitt von 1 µm 2. Es ist offensichtlich, ass Kupfer sich für Verbinungsleitungen aus Sicht es spezifischen Wierstans am Besten eignet. Die Herstellung solcher Verbinungen in integrierten Schaltungen ist jeoch schierig, as ie eite Verbreitung von Aluminium erklärt. Tabelle 1.2 zeigt ie verschieenen Materialien un ie minimalen Geometrien für Verbinungsleitungen im IBM PC750- un AMD K6-2-Mikroprozessor [12]. Der IBM PC750-Mikroprozessor ir mit sieben Metalllagen aus Kupfer bz. Wolfram un minimalen Transistorkanälen von 0,12 µm gefertigt. Der AMD K6-2-Prozessor hat nur sechs Metalllagen aus Aluminium un Wolfram soie minimalen Transistorkanälen von 0,2 µm. l Substrat (Si) Isolator (SiO 2 ) Leitung (Al, Cu, W) Abbilung 1.1: Verbinungsleitung in einer integrierten Schaltung

3 1.1 Signalverzögerung 13 Beispiel Es soll er parasitäre Wierstan einer Verbinungsleitung in er vierten Metalllage für ie beien Prozessoren IBM PC750 un AMD K6-2 berechnet eren. Angenommen ir eine vergleichseise große Länge von l 5 mm, eine prozessbeingte Dicke un eine minimale Weite (vgl. Tabelle 1.2). Mit en spezifischen Wierstänen aus Tabelle 1.1 ergeben sich ann folgene Wierstäne: ρ Cu l Ω µm m m R IBM IBM IBM 0,60 µm 0,40 µm 354 Ω ρ Al l Ω µm m m R AMD AMD AMD 0,95 µm 0,40 µm 355 Ω (1.2) (1.3) ρ Ω µm2 m Aluminium (Al) Kupfer (Cu) Wolfram (W) Tabelle 1.1: Spezifischer elektrischer Wierstan ρ üblicher Leitermaterialien Ebene minimale Weite [µm] IBM PC750 AMD K6-2 Dicke [µm] Material minimale Weite [µm] Dicke [µm] Material Metall 7 0,90 1,25 Cu Metall 6 0,90 1,20 Cu 2,10 2,10 Al Metall 5 0,50 0,65 Cu 0,55 0,80 Al Metall 4 0,40 0,60 Cu 0,40 0,95 Al Metall 3 0,40 0,45 Cu 0,40 0,90 Al Metall 2 0,35 0,50 Cu 0,40 0,80 Al Metall 1 0,25 0,55 W 0,25 0,80 W Tabelle 1.2: Minimale Abmessungen es IBM PC750 un AMD K6-2 [12]

4 14 1 Verbinungsleitungen Transistoren Abbilung 1.2: Querschnitt eines Chips (IBM PC750 [12]) Obohl ie Leitungsicke er vierten Metallebene beim IBM PC750 nur 63 % er entsprechenen Dicke es AMD K6-2 beträgt, sin ie parasitären Wierstäne nahezu ientisch. Dies ir urch en Einsatz von Kupfer anstatt von Aluminium als Leitungsmaterial erreicht. Abbilung 1.2 zeigt einen Querschnitt urch en IBM PC750, um ie Dimensionen er unterschielichen Leiterbahnen zu veranschaulichen. In er untersten Ebene sin auch ie Transistoren zu erkennen. Dieses Bil veranschaulicht, arum ie Komplexität moerner Schaltungen immer mehr urch ie Verbinungsstrukturen un eniger urch ie Transistoren begrenzt ir. Abbilung 1.3 zeigt ie siebte Metallebene es IBM PC750 im Detail. Es sin rei gegeneinaner isolierte Metallleitungen zu erkennen. Bei genauer Betrachtung erkennt man, ass sich zischen em Leiter (Cu) un em Isolator (Glas) noch eine ünne Schicht Tantalum-Nitri befinet. Solche Barrieren zischen Leiter un Isolator eren aus prozesstechnischen Grünen benutzt. Für eine sehr genaue Berechnung er parasitären Wierstäne müsste iese Schicht berücksichtigt eren. Um ie Berechnung zu vereinfachen, ir in er Praxis statt es spezifischen Wierstans er sog. Flächenierstan R benutzt: R ρ -- (1.4)

5 1.1 Signalverzögerung 15 Da er spezifische Wierstan un ie Dicke einer Metallebene urch en Herstellungsprozess fest vorgegeben sin, ist er Flächenierstan eine Konstante, ie sehr leicht im Labor gemessen eren kann. In iese Messung geht ann automatisch auch ie Leitfähigkeit er Barrieren ein. Der parasitäre Wierstan einer Leitung er Länge l un er Weite ergibt sich ann zu: l R R --- (1.5) Neben mehreren Metallebenen benutzen Logikschaltkreise in er Regel auch eine Ebene Poly-Silizium, um lokale Verbinungen un Transistor-Gates zu realisieren. In DRAMs finet man sogar bis zu fünf Ebenen Poly-Silizium, z.b. Samsung 128 Mbit DRAM. Da er Flächenierstan von Poly-Silizium um rei Größenornungen größer ist als er metallischer Leiter, eignen sich Poly-Silizium-Leitungen nur für sehr kurze Verbinungen. Beispiel Abbilung 1.3: Detailaufname einer Leitung (IBM PC750 [12]) Es soll er parasitäre Wierstan einer Poly-Silizium-Leitung berechnet eren. Um einen Vergleich mit en metallischen Leitern aus em vorangegangenen Beispiel zu erlauben, ir eine (unrealistische) Länge von l 5 mm un eine Weite von 0,4 mm angenommen. Typische Werte für en Flächenierstan von Poly-Silizium sin R Ω. Für einen Flächenierstan von R 20 Ω ergibt sich ann er parasitäre Wierstan zu: l 5000 µm R R Ω kω 0,40 µm (1.6)

6 16 1 Verbinungsleitungen Vergleicht man iesen Wierstan mit en parasitären Wierstänen metallischer Verbinungen (vgl. Gl. 1.2, Gl. 1.3), so ir eutlich, ass Poly-Silizium nur für kurze Verbinungen von enigen µm Länge zischen benachbarten Transistoren geeignet ist Parasitäre Kapazitäten Verbinungsleitungen haben nicht nur einen parasitären Wierstan, sie haben auch eine parasitäre Kapazität. Die Kapazität bilet sich zischen Verbinungsleitung un Substrat, a beie urch ein Dielektrikum (z.b. SiO 2 ) voneinaner getrennt sin (vgl. Abbilung 1.4). In erster Näherung kann ie Kapazität mit er Formel für en Plattenkonensator berechnet eren. Sei l ie Länge er Leiterbahn, ie Weite un ox ie Dicke es Dielektrikums, so berechnet sich ie elektrische Kapazität mit er elektrischen Felkonstanten ε 0 un er relativen Permittivität es Dielektrikums ε r ie folgt: C ε 0 ε r l ox (1.7) Analog zum parasitären Wierstan ir in er Praxis häufig mit er Flächenkapazität gerechnet, ie alle urch en Herstellungsprozess bestimmten Größen in einer Konstanten zusammenfasst un im Labor messtechnisch bestimmt eren kann. C ε 0 ε r ox (1.8) Ausgehen von er Flächenkapazität kann ann ie parasitäre Kapazität einer Verbinungsleitung einfach aus er Geometrie (Länge l un Weite ) abgeleitet eren: C C l (1.9) Die Berechnung er Kapazität mit er Formel für en Plattenkonensator ist eine grobe Abschätzung, a angenommen ir, ass Anoe un Kathoe eckungsgleich übereinanerliegen. Diese Voraussetzung gilt jeoch nicht bei integrierten Schaltkreisen. Das Leitung ε r E SiO 2 Dielektrikum Substrat (Si) Abbilung 1.4: Parasitäre Kapazität einer Verbinungsleitung

7 1.1 Signalverzögerung 17 ε r E Substrat (Si) Abbilung 1.5: Rankapazität einer Verbinungsleitung Substrat ist viel größer als ie Verbinungsleitung, ourch sich ein elektrisches Fel nicht nur zischen Leiterunterseite un Substrat, sonern auch zischen en Seiten er Verbinungsleitung un em Substrat ausbilet (vgl. Abbilung 1.5). Dies führt zu sog. Rankapazitäten, ie bei Leiterbahnen mit großem /-Verhältnis nicht vernachlässigt eren können In moernen Herstellungsprozessen übersteigt ie Dicke er Verbinungen häufig ie Weite. Für en AMD K6-2-Prozessor in Tabelle 1.2 übersteigt beispielseise ie Dicke von 0,95 µm er vierten Metallebene ie minimale Weite von 0,40 µm um 138 %. Genauer lassen sich parasitäre Kapazitäten mit er empirisch ermittelten Formel 1.10 berechnen [16]. Der erste Term beschreibt ie Kapazität es Plattenkonensators, ie um 15 % vergrößert ir urch Rankapazitäten an er Unterseite er Verbinungsleitung. Der zeite Term beschreibt ie Rankapazitäten an en Seiten er Verbinungsleitung. C ε 0 ε r 1, , , l ox ox (1.10) Beispiel Es soll ie parasitäre Kapazität einer langen Verbinungsleitung in er ersten Metalllage es IBM PC750 berechnet eren. Angenommen ir eine Länge von l 5 mm, eine Weite von 0,25 µm, eine Dicke von 0,55 µm un eine SiO 2 Isolationsschicht mit ox 0,25 µm, ε 0 8, F µm un ε r 3,8. Unter Vernachlässigung er Rankapazitäten berechnet sich ie parasitäre Kapazität ann ie folgt: l C ε 0 ε , F 5000 µm 0,25 µm , ff r ox µm 0,25 µm (1.11) Wir ie Rankapazität berücksichtigt, so gilt für ie Flächenkapazität näherungseise: